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半导体封装的密度和性能不断提高。

过去，用于高性能计算的大规模处理器将CPU电路和输入/输出电路划分为多个微型芯片（chiplet），并将它们安装在精细布线电路的中介层（中间板）上，从而提高了封装密度和工作频率和改善的信号传输带宽。

最初，微型芯片并排安装在中介层上。与传统封装基板不同的是，中介层可以大大减小微型芯片之间的间距。同时，微型芯片的输入和输出焊盘之间的间距也减小了。在这两种情况下，与传统封装基板相比，中介层都能够形成更精细的布线，这做出了重大贡献。通过缩小微型芯片的输入/输出焊盘间距，可以增加每单位面积的传输通道数量。可以同时实现高密度和高性能。这是一种称为“2.5D封装”的先进封装技术。为了区别传统的封装技术，现在将其称为“二维（2D）封装”。

接下来，为了进一步提高密度和性能，研究人员考虑垂直而不是水平堆叠微型芯片。通过在封装基板上堆叠多个微型芯片，可以显着减少安装面积。与并排放置相比，微型芯片之间的距离显著减小，这是一种称为“三维（3D）封装”的先进封装技术。

将3D和2.5D组合为3.5D

现在，一种名为“3.5维（3.5D）封装”的技术进一步提高了封装的集成密度和操作性能。该封装将是3D封装和2.5D封装的组合。2024年5月28日至31日在美国科罗拉多州丹佛市举行的全球最大的半导体封装技术国际会议ECTC 2024上，AMD和Intel公布了3.5 D 封装。

AMD已在2023年12月发布的最新GPU产品“MI300系列”中采用了3.5D封装技术。引入 2.5D 封装技术来连接硅中介层、输入/输出芯片 (IOD) 和 HBM 模块。换句话说，IOD 和 HBM 模块使用微凸块连接在中介层顶部。中介层的面积相当大，达到3000平方毫米（54.77平方毫米）。这大约相当于曝光面积（掩模版）的 3.6 倍。

IOD 和 CPU 芯片 (CCD) 或 GPU 芯片 (XCD) 的 3D 堆栈中引入了 3D 封装技术。形成在IOD上的硅通孔(TSV)电极和CCD或XCD的表面电极通过混合接合来堆叠/连接。MI300系列包括APU产品“MI300A”和GPU产品“MI300X”，但封装技术几乎相同。

MI300系列封装结构图。IOD、CCD、XCD 小芯片和 HBM 模块安装在硅中介层上。IOD（底面）和CCD（顶面）或XCD（顶面）通过混合接合进行堆叠。CPU架构为“Zen3”，GPU架构为“CDNA3”

上图是封装剖面图。以APU产品MI300A为例。从下到上，封装基板的外部电极为焊盘栅格阵列（LGA），中介层材料为硅，通过焊球阵列连接到封装基板、中介层和HBM模块，IOD 迷你芯片是与一系列微凸块连接的。HBM 模块内的三维堆叠芯片也使用 TSV 和微凸块进行连接。IOD微型芯片和CCD微型芯片或XCD微型芯片通过TSV和混合键合堆叠。

使用电子显微镜观察到的封装横截面图像。上图是整体图像，左下图是IOD TSV电极附近区域的放大图像。右下图是混合I/O的放大图像。

与上一代产品“MI250”的比较。存储器（HBM）的工作时钟频率和数据传输频带（峰值频带）得到了极大的提高

英特尔开发3.5D量产级3μm间距HBI技术

英特尔还在开发结合3D封装和2.5D封装的3.5D封装技术。其中部分内容发表在 ECTC 2024 上。已发布的封装横截面示例显示了一种封装，该封装在封装基板中嵌入了小片硅片（英特尔称为“EMIB：嵌入式多芯片互连桥”），以缩小微型芯片之间的布线间距并缩短硅片之间的距离dies2.5 D封装技术和3D封装技术的结合，垂直堆叠迷你芯片。

微凸块或混合键合 (HB) 用于连接堆叠中的微型芯片。

Intel 开发的 3.5D 封装的横截面结构示例。论文称其为“3D异构集成”，但讲座中在结构图下方添加了“EMIB 3.5D”

讲座中，他介绍了3D封装的基础技术HBI（Hybrid Bonding Interconnect）的研究成果。该公司改进了连接芯片和晶圆的“CtoW（C2W）”型HBI技术，开发出了连接间距窄至3μm、适合批量生产的HBI技术。

使用 HBI 技术连接的硅芯片和硅晶圆的横截面的扫描电子显微镜图像。左边是整体形象。右侧是连接的放大图像。白色部分表示金属电极。图像的右下角是“2 μm”刻度

在开发过程中，我们创建了用于测试的迷你芯片和迷你晶圆，并在迷你芯片和迷你晶圆之间进行了混合键合。迷你die的尺寸为 6.2 x 7.7 毫米。迷你晶圆可以有四个水平顶部芯片和两个垂直顶部芯片。混合连接创建菊花链连接。创建菊花链的目的是连接许多结点，以便更容易测量整体电气特性。

上图展示了CtoW 型 HBI 测试装置的配置。上图是该装置的剖面结构图。连接微型芯片和微型晶圆时，连接点形成菊花链。下面是基础晶圆和顶部芯片的光学显微镜图像。通过 HBI，最多可以将八个顶部芯片连接到基础晶圆。

如上图所示，展示了“CtoW”型HBI工艺流程。上半部分显示了上模的工艺流程。该工艺通过使用 CMP（化学机械抛光）、等离子切割、使用等离子的表面活化和表面清洁在电极表面上进行平坦化和凹槽形成。然后将各个顶部芯片安装在基础晶圆上。底部显示了基础晶圆的工艺流程。该工艺通过使用 CMP 平整电极表面、在电极表面上形成凹痕、使用等离子体激活表面以及清洁表面来进行。接下来是安装和粘合顶部模具。在此阶段，芯片和晶圆的绝缘膜的表面被粘合在一起。当随后进行热处理时，凹陷的铜电极表面膨胀并相互接触以形成结合。

使用 25,600 菊花链检查均匀电阻值

顶部芯片内置 64 条菊花链。使用 400 个顶部芯片的 4 端子方法测量 HBI 后的电阻。总共 25,600 个菊花链的电阻几乎没有变化。此外，400 个顶部芯片的对准误差仍然低于 0.5 μm。

还进行了可靠性测试。这些是uHAST（无偏高加速应力测试）、温度循环（TC）测试和高温存储（HTS）测试。uHAST测试条件为110℃、85%RH、275小时，78个样品全部保持良好。温度循环测试条件为低温侧-55℃、高温侧125℃，循环750次，每次15分钟。80个样品全部通过测试。高温储存试验条件为165℃、336小时，80个样品中无不良品。

AMD和英特尔的声明表明3D封装强调混合键合连接。HBI 被认为是最有前途的技术，可以显着提高硅芯片之间的连接密度。另一方面，其技术难度也相当大。但可以肯定的是，其未来非常可期。

台积电3D封装，向3μm迈进！

台积电的 3D 堆叠系统级集成芯片 (SoIC) 先进封装技术将快速发展。在该公司最近的技术研讨会上，台积电概述了一份路线图，到 2027 年，该技术将从目前的 9μm 凸块间距一路缩小到 3μm 间距，将 A16 和 N2 芯片组合堆叠在一起。

台积电拥有多项先进封装技术，包括 2.5D CoWoS 和 2.5D/3D InFO。也许最有趣（也是最复杂）的方法是他们的 3D 堆叠集成芯片系统 (SoIC) 技术，这是台积电对混合晶圆键合的实现。混合键合允许将两个先进的逻辑器件直接堆叠在一起，从而实现两个芯片之间的超密集（和超短）连接，主要针对高性能部件。目前，SoIC-X（无凸块）用于特定应用，例如 AMD 的 CPU 3D V 缓存技术，以及他们的 Instinct MI300 系列 AI 产品。虽然采用率正在增长，但当前这一代技术受到芯片尺寸和互连间距的限制。

但如果一切按照台积电的计划进行，这些限制预计很快就会消失。SoIC-X 技术将快速发展，到 2027 年，将有可能组装一个芯片，将台积电尖端 A16（1.6 纳米级）上制造的掩模版大小的顶部芯片与使用台积电 N2（2 纳米级）生产的底部芯片配对。这些芯片将依次使用 3μm 键合间距硅通孔 (TSV) 连接，密度是当今 9μm 间距的三倍。如此小的互连将允许总体上更大的连接数量，从而大大提高组装芯片的带宽密度（从而提高性能）。

改进的混合键合技术旨在让台积电的大型 HPC 客户（AMD、博通、英特尔、NVIDIA 等）能够为要求苛刻的应用构建大型、超密集的分解式处理器设计，在这些应用中，芯片之间的距离至关重要，所用的总面积也很重要。同时，对于只注重性能的应用，可以将多个 SoIC-X 封装放置在 CoWoS 中介层上，以更低功耗获得更高的性能。

除了针对需要极高性能的设备开发无凸块 SoIC-X 封装技术外，台积电还将在不久的将来推出凸块 SoIC-P 封装工艺。SoIC-P 专为更便宜的低性能应用而设计，这些应用仍需要 3D 堆叠，但不需要无凸块铜对铜 TSV 连接带来的额外性能和复杂性。这种封装技术将使更广泛的公司能够利用 SoIC，虽然台积电不能代表其客户的计划，但更便宜的技术版本可能会使其适用于更注重成本的消费者应用。

根据台积电目前的计划，到 2025 年，该公司将提供正面对背面 (F2B) 凸块 SoIC-P 技术，该技术能够将 0.2 光罩大小的 N3（3 纳米级）顶部芯片与 N4（4 纳米级）底部芯片配对，并使用 25μm 间距微凸块 (µbump) 进行连接。2027 年，台积电将推出正面对背面 (F2F) 凸块 SoIC-P 技术，该技术能够将 N2 顶部芯片放置在间距为 16μm 的 N3 底部芯片上。